浙大杭州国际科创中心光电融合团队已经完成 2.5D 共封装光学 I/O 芯片组的 4×100G 光互连实验验证，整套方案基于 SiON/Si 光学中介层来做光电异构集成，单条通道速率 100G，4 通道合计 400G 带宽，目标解决 AI 智算中心里芯片之间电互连带宽不够、功耗高、信号衰减大的痛点。现在算力芯片越做越大，芯片之间短距离高速数据传输，传统铜线互连会遇到损耗、串扰、散热的瓶颈，共封装光学也就是 CPO，直接把光引擎和算力芯片封装在一起，缩短光路距离，降低功耗。这套芯片组先把激光器、光电探测器、驱动芯片、跨阻放大器倒装集成在光学中介层上，再做高速光信号调试，拿到清晰眼图、满足接收灵敏度指标，验证链路稳定可用，后续可以继续往更高带宽、多波长 WDM 方向迭代，给国产算力集群的高密度光互连提供一条可行技术路线。
一、芯片组核心硬件构成清单
- 光学中介层：SiON/Si 复合中介层，低损耗无源光波导，支持粗波分复用 CWDM
- 光发射器件：InP 基电吸收调制激光器 EML
- 光接收器件：光电探测器 PD
- 配套电路芯片：驱动芯片、跨阻放大器 TIA
- 集成方式：倒装芯片 Flip-Chip 2.5D 异构共封装
二、关键技术指标表
| 项目 | 参数 |
|---|---|
| 通道配置 | 4 通道 ×100G |
| 总带宽 | 400G |
| 封装架构 | 2.5D 共封装光学 CPO |
| 基底材料 | SiON/Si 光学中介层 |
| 复用方式 | 粗波分复用 CWDM |
| 验证结果 | 获得清晰眼图，接收灵敏度达标，链路稳定传输 |
三、实验验证落地步骤
- 流片制备：完成 SiON/Si 中介层、光器件、电芯片的流片与加工
- 异构集成：把激光器、探测器、驱动电路倒装键合到光学中介层
- 光路耦合：完成光纤和波导对准耦合，搭建测试平台
- 高速测试：4 路 100G 信号同步传输，采集眼图、误码率、接收灵敏度
- 结果评估：确认传输性能达标，完成本次互连验证，输出实验数据
四、主要应用方向
- AI 智算中心、GPU 集群内部芯片间高速互连
- 下一代 400G/800G 共封装光引擎原型开发
- 国产光电融合、CPO 技术路线验证平台
- 高密度、低功耗短距高速光互连场景
【相关 FAQ】
问题 1：浙大科创中心的 2.5D 共封装光学 I/O 芯片组完成 4×100G 互连验证，这个成果是什么意思？
回答 1：浙大科创中心的 2.5D 共封装光学 I/O 芯片组完成 4×100G 互连验证，代表这套 4 通道、单通道 100G 的光电共封装芯片，在实验室里跑通了 400G 高速光信号传输，链路性能达标。
问题 2：2.5D 共封装光学 I/O 芯片组对比传统电互连，优势在哪里？
回答 2：2.5D 共封装光学 I/O 芯片组用光信号代替铜线传输，带宽更高、信号衰减更小、功耗更低，适合 AI 算力集群里芯片之间超高速近距离互连。
问题 3：浙大科创中心这套 4×100G 的 2.5D 共封装光学 I/O 芯片组，用的是什么集成方案？
回答 3：浙大科创中心这套 2.5D 共封装光学 I/O 芯片组采用 SiON/Si 光学中介层，把光发射、接收器件和驱动电路倒装集成，属于光电异构共封装路线。
问题 4：这套完成 4×100G 互连验证的 2.5D 共封装光学 I/O 芯片组，距离商用还有多远？
回答 4：这套 2.5D 共封装光学 I/O 芯片组目前只是实验室验证原型，后续还要优化良率、可靠性、散热，再做工程化迭代，距离批量商用还有较长周期。
【参考资料】
[2026-02-09]（2.5D co-packaged optical I/O chipsets on a SiON/Si interposer for 4 × 100G optical interconnection）arXiv
[2025-12-01]（光电异质集成模块）浙江大学杭州国际科创中心官网
[2026-05-25]（浙江大学杭州国际科创中心硅及先进半导体概念验证专项项目公示）浙江大学杭州国际科创中心官网
[2024-07-30]（光电融合团队）浙江大学杭州国际科创中心官网
【免责声明】
本文基于浙大科创中心公开论文与官网科研信息整理，该 2.5D 共封装光学 I/O 芯片组仅完成实验室 4×100G 互连验证，尚未商用；性能、良率、成本还在持续优化，内容仅作技术科普，不构成采购、项目选型、投资参考。
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